img
Katedra Mikroelektroniki i Technik Informatycznych Politechniki Lódzkiej; Komputerowe projektowanie ukladów
Ćwiczenie 4 (Tydzień 14, opcja 1) Uklady CMOS
Zadanie 4.1 (Tydzień 14, opcja 1.1) Symulacja inwertera wykonanego w
technologii CMOS
Na rysunku 4.1.1 przedstawiono uklad inwertera CMOS oraz jego makromodel. Napięcie VDD wynosi 5V.
Wykonać jego symulację:
a)  ANALIZA DC: dla VIN zmieniającego się od 0 do 5V z krokiem 0,1V. Należy wykreślić napięcie
wyjściowe i prąd zasilania inwetera.
b) ANALIZA TR: dla VIN jak na rysunku 4.1.2. Należy wykreślić napięcie wyjściowe i prąd zasilania
inwertera.
Rysunek 4.1.1
Parametry zastosowanych tranzystorów MOS są następujące:
.MODEL N NMOS LEVEL=2
+VTO=0.75
KP=60E-6
GAMMA=0.75
+PB=0.91
VMAX=6E4
+CGSO=2.94E-10
CGDO=2.94E-10
CGBO=1.92E-10
+CJ=2.6E-4
MJ=0.5
CJSW =1.17E-10
MJSW =0.33
+JS=1E-16
TOX=3.5E-8
NSUB=1.65E16
+XJ=0.3E-6
LD=0.22E-6
+UO=780
UCRIT=0.9E5 UEXP=0.16
.MODEL P PMOS LEVEL=2
+VTO=-0.75
KP=3E-5
GAMMA=0.75
+PB=0.88
VMAX=1E6
+CGSO=5.88E-10
CGDO=5.88E-10
CGBO=1.92E-10
+CJ=3.1E-4
MJ=0.5
CJSW =2.52E-10
MJSW =0.33
+JS=1E-16
TOX=3.5E-8
NSUB=6.9E15
+XJ=0.6E-6
LD=0.47E-6
+UO=255
UCRIT=5.8E4 UEXP=0.42
Uwaga: do symulacji ukladów CMOS należy zastosować następujące opcje:
.OPTIONS DEFL=20U DEFW=16.5U DEFAD=60P DEFAS=60P
.OPTIONS VNTOL=20M ABSTOL=20P RELTOL=0.01 NOMOD NOPAGE
Strona 26 z 61